基于FPGA的高速浮点加法器的实现
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TP302.1

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黑龙江省教育厅科技项目(11551027)资助


Design and Implement of a floating point adder unit using FPGA
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    摘要:

    为降低设计成本、缩短设计周期、提高可移植性,本文设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和ModelSim SE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。

    Abstract:

    For reduced cost, shorten the design cycle and improved the portability, This paper presented in detail the results of the description of a 32bit single floating-point adder, which was synthesized on CycloneIII chip of Field Programmable Gate Array (FPGA). The adder unit using VHDL language description and pipeline structure, met IEEE754 single precision floating point format and storage format, And the implement and simulation used QuartusII MATLAB and ModelSim SE. Simulation results shows that the system can reach 10-8 precision of magnitude, at the same time the design can be re-configurable and be used as a subsystem in other digital signal processing systems.

    参考文献
    相似文献
    引证文献
引用本文

王秀芳,侯振龙,曲萃萃,等. 基于FPGA的高速浮点加法器的实现[J]. 科学技术与工程, 2010, (25): .
WANG Xiu-fang, HOU Zhen-long. Design and Implement of a floating point adder unit using FPGA[J]. Science Technology and Engineering,2010,(25).

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  • 收稿日期:2010-06-07
  • 最后修改日期:2010-06-07
  • 录用日期:2010-06-22
  • 在线发布日期: 2010-07-23
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